英特尔、三星和台积电这三家率先的芯片代工场已运行作念出要害举措，为将来几代芯片本事引诱更多订单，并为大幅提高性能和缩小定制想象的委用时候创造了条目。

黄胖系列

与畴昔由单一行业阶梯图决定怎么参加下一个工艺节点不同，这三门第界最大的晶圆代工场正越来越多地开辟我方的谈路。但他们都朝着归并个大方上前进，即领受3D晶体管和封装、一系列使能和扩展性本事，以及畛域更大、更各样化的生态系统。关联词，他们在才略论、架构和第三方相沿方面出现了一些要害性的互异。

三者的阶梯图都炫耀，晶体管的扩展将至少不竭到18/16/14埃米（1埃米等于0.1nm）的范围，并可能从纳米片和forksheet FET运行，在将来的某个时候点出现互补FET（CFET）。主要驱开拔分是东谈主工智能（AI）/出动蓄意以及需要处理的数据量激增，在大多数情况下，这些想象将波及处理元件阵列，频繁具有高度冗余和同质性，以终了更高的产量。

在其他情况下，这些想象可能包含数十个或数百个Chiplet（小芯片或芯粒），其中一些Chiplet专为特定数据类型而想象，而其他芯片则用于更一般的处理。这些芯片以2.5D设置安装在基板上，这种才略因简化高带宽存储器（HBM）的集成而在数据中心和出动开拓中获取了平凡的应用。出动开拓还包括其他功能，如图像传感器、电源和用于非要害功能的附加数字逻辑。这三家代工场也都在开发全3D-IC家具。此外，还将提供夹杂选项，即逻辑堆叠在逻辑上并安装在基板上，但与其他功能分开，以尽量减少热量等物理影响，这种异构设置被称为3.5D和5.5D。

快速和大畛域定制

与畴昔比较，最大的变化之一便是能更快地将特定领域的想象推向阛阓。天然这听起来很普通，但关于许多顶端芯片来说，这是热烈竞争所必需的，它要求从根底上改变芯片的想象、制造和封装模式。要使这一决策见效，需要方法、立异联结决策和工程学科的组合。而在畴昔，这些学科之间即使有互动，也很有限。

这偶然也被称为“大畛域定制”，包括频繁的功率、性能和面积/资本（PPA/C）量度，以及快速拼装选项。这便是异构Chiplet的远景，从扩展的角度来看，它秀雅着摩尔定律的下一阶段（即集成电路上可容纳的晶体管数量翻倍）。十多年来，通盘半导体生态系颐养直在为这一瞥变拖沓奠定基础。

关联词，怎么让异构Chiplet（基本上是来自多个供应商和代工场的加固IP）协同办事，既是一项必要的工程挑战，亦然一项沉重的工程挑战。第一步所以一致的模式将Chiplet联结在一王人，以终了可揣度的赶走，而这恰是代工场耗尽多半元气心灵的方位，尤其是在通用Chiplet互连（UCIe）和Bunch of Wires（BoW）方法方面。天然这种联结性是三者的要害要求，但亦然远离的主要领域之一。

在全面集成3D-IC之前，英特尔代工场现在的处置决策是开发业内东谈主士所称的针对Chiplet的“插槽”。英特尔代工场不是为交易阛阓笃信每个Chiplet的性情，而是界说规格和接口，这么Chiplet供应商就不错开发这些功能有限的小型芯片，以欢悦这些规格要求。这处置了交易Chiplet阛阓的一大绊脚石。从数据速率到热督察和噪声督察，通盘部件都需要协同办事。

英特尔的决策在很猛进度上依赖于2014年头次推出的镶嵌式多芯片互连桥（EMIB）。英特尔本事开发副总裁Lalitha Immaneni说：“EMIB底座真实酷的方位在于，你不错添加大肆数量的Chiplet。咱们在想象中使用的IP数量莫得截止，也不会加多中间件的尺寸，因此它的资本效益很高，而况与工艺无关。咱们提供了一个封装安设想象器具包，它就像传统的安设PDK（工艺想象套件）。咱们提供想象规章、参考经过，并见告允许的结构。EMIB还会提供咱们在安设时所需的任何支持材料。”

把柄想象的不同，封装中可能会有多个EMIB，并辅以热界面材料（TIM），以率领可能淹留在封装内的热量。跟着封装内蓄意量的加多，以及基板变薄以缩小信号传输距离，热接口材料变得越来越常见。

关联词，基板越薄，散热遵守就越差，这可能导致热梯度随办事负荷而变化，因此难以揣度。要放置这些热量，可能需要TIM、很是的散热器，以至可能需要微流体等更奇特的冷却才略。

台积电和三星也提供桥接器。三星在RDL（再漫衍层，是添加到集成电路或微芯片中以再行分派电气联结的金属层）里面镶嵌了桥接器，并将其称为2.3D或I-Cube ETM。部分集成办事将事前在已知的精粹模块中完成，而不是依赖插槽才略。

Arm CEO Rene Haas在最近一次三星代工场行为的主题演讲中说：“将两个、四个或八个CPU集成到一个系统中，这长短常锻真金不怕火的客户知谈怎么去作念的事情。关联词，如若你思构建一个领有128个CPU的SoC，并将其联结到神经收罗、内存结构、与NPU接口的中断限定器、联结到另一个Chiplet的片外总线，这将是一项沉重的办事。在畴昔的一年半时候里，咱们看到好多东谈主都在构建这些复杂的SoC，但愿从咱们这里得到更多。”

三星还一直在针对特定阛阓，建立Chiplet供应约定约。最初的主见是由一家公司制造I/O芯片，另一家公司制造互连芯片，第三家公司制造逻辑芯片，当这种作念法被评释可行时，再加入其他公司，为客户提供更多遴选。

台积电还是尝试了许多不同的决策，包括RDL和非RDL桥接、扇出、2.5D CoWoS（Chip On Wafer On Substrate）和系统集成芯片（SoIC），这是一种3D-IC主见，使用相配短的互连线将Chiplet封装并堆叠在基板内。事实上，台积电简直为每种应用都提供了工艺想象套件，并一直积极为高等封装开发拼装想象套件，包括与之配套的参考想象。

濒临的挑战是，风物投资这些复杂封装的代工场客户越来越需要相配定制化的处置决策。为了处置这一问题，台积电推出了“3Dblox”新言语，这是一种从上至下的想象决策，会通物理和联结构造，允许在两者之间应用断言。这种沙盒才略允许客户利用任何一种封装才略，举例InFO、CoWoS和SoIC。这对台积电的交易模式也至关迫切，因为该公司是三家代工场中唯独一家纯正的晶圆代工场——尽管英特尔和三星在最近几个月都寥寂了他们的代工业务。

台积电先进本事和掩模工程副总裁Jim Chang在2023年3Dblox初次推出时的一次演讲中说：“咱们的起点是模块化主见。咱们不错用这种言语语法加上断言来构建完满的3D-IC堆叠。”

Jim Chang说，这是因为物理和联结想象器具之间零落一致性。但他补充说，一朝开发出这种才略，就能在不同的想象中重迭使用Chiplet，因为大部分性情还是明确界说，而况想象是模块化的。

▲台积电3Dblox才略

三星随后于2023年12月推出了我方的系统边幅言语3DCODE。三星和台积电都宣称我方的言语是方法，但他们更像是新的代工规章，因为这些言语不太可能在我方的生态系统以外使用。英特尔的2.5D才略不需要新的言语，因为其规章是由插槽规格决定的，这就为Chiplet开发东谈主员缩小了上市时候，并提供了一种更浅薄的才略，从而量度了一些定制化。

Chiplet的挑战

Chiplet的上风无庸赘述，他们不错在职何合理的工艺节点上寥寂想象，这对模拟功能尤为迫切。关联词，怎么将这些元件组合在一王人并获取可揣度的赶走，一直是一项要紧挑战。事实评释，好意思国国防高等接洽筹画局（DARPA）最初建议的访佛乐高积木的架构决策比最初设思的要复杂得多，需要平凡的生态系统束缚作念出迢遥的尽力才能使其清晰作用。

Chiplet需要精准同步，以便实时处理、存储和检索要害数据。不然，就会出当前序问题，即一项蓄意延长或与其他蓄意不同步，从而导致延长和潜在的死锁。在职务或安全要害型应用中，一秒钟的耗费都可能酿成严重后果。

简化想象经过是一项极其复杂的办事，尤其是在特定领域的想象中，不成一刀切。通盘三家代工场的筹画都是为开发高性能、低功耗芯片的公司提供更多遴选。据估量，现在30%~35%的顶端想象启动都掌抓在谷歌、Meta、微软和特斯拉等大型系统公司手中，顶端芯片和封装想象的经济性已发生要紧变化，PPA/C蓄意公式和量度亦然如斯。

为这些系统公司开发的芯片可能不会进行交易销售。因此，如若他们能终了更高的每瓦性情能，那么想象和制酿资本就能被更低的冷却功率和更高的利用率所对消，从而可能减少服务器数量。反之，在出动开拓和商品服务器中销售的芯片则违抗，腾贵的开发资本不错通过迢遥的销量来摊销。领受先进封装的定制想象的经济性对两者都有用，但原因却截然有异。

松开尺寸、擢升性能和扩展

咱们假设，在这些复杂的Chiplet系统中，会有多种类型的处理器，有些高度专科化，有些则更通用。由于功耗截止，其中仅有一部分处理器可能会在最先进的工艺节点上开发。先进的节点仍然不错提供更高的能效，从而在调换的面积上容纳更多的晶体管，以提高性能。这关于东谈主工智能/机器学习（ML）应用至关迫切，因为要更快地处理更多数据，就需要在高度并行设置中进行更多的乘法/累加运算。更小的晶体管能提供更高的能效，使每平淡毫米硅片能处理更多的数据，但需要改变栅极结构以衰落走电，这便是Forksheet FET和CFET行将问世的原因。

简而言之，工艺率先仍然具有价值。率先将率先工艺推向阛阓故意于业务发展，但这只是更浩劫题中的一部分。通盘三家代工场都已秘书向埃米级范围鞭策的筹画。英特尔筹画本年推出Intel 18A（1.8nm），几年后再推出Intel 14A（1.4nm）。

▲英特尔阶梯图

台积电则将在2027年推出A16（1.6nm）。

▲台积电埃米时间的扩展阶梯图

三星将在2027年的某个时候通过SF1.4终了14埃米（1.4nm），昭着将跳过18埃米（1.8nm）、16埃米（1.6nm）。

▲三星的工艺扩展阶梯图

从工艺节点的角度来看，通盘三家代工场都处于归并轨谈上。但向上不再只是与工艺节点相关。东谈主们越来越包涵特定领域的延长和每瓦性能，而这恰是在真实的3D-IC设置中堆叠逻辑的上风所在，即使用夹杂键合将Chiplet联结到基板和彼此之间。在平面芯片上通过导线出动电子仍然是最快的（假设信号不需要从芯片的一端传输到另一端），但在其他晶体管上堆叠晶体管是次佳遴选，在某些情况下以至比平面SoC更好，因为某些垂直信号旅途可能更短。

在最近的一次演讲中，三星晶圆代工业务开发副总裁兼隆重东谈主Taejoong Song展示了一个阶梯图，其特色是将逻辑叠加安装在基板上，将2nm（SF2）晶粒与4nm（SF4X）晶粒组合在一王人，两者都安装在另一个基板上。这基本上是2.5D封装上的3D-IC，也便是前边提到的3.5D或5.5D主见。Taejoong Song暗示，晶圆代工场将从2027年运行在SF2P上堆叠SF1.4。这种才略非常引诱东谈主的方位在于散热的可能性。由于逻辑与其他功能分离，热量不错通过基板或五个透出头中的任何一面从堆叠的芯片中导出。

▲三星的AI 3D-IC架构

与此同期，英特尔将利用其Foveros Direct 3D本事在逻辑上堆叠逻辑，不错是面对面堆叠，也不错是背对背堆叠。把柄英特尔的一份新白皮书，这种才略允许来自不同代工场的芯片或晶圆，联结带宽由铜孔间距决定。白皮书指出，初版将使用9微米的铜孔间距，而第二代将使用3微米的间距。

▲英特尔fooveros Direct 3D

英特尔的Lalitha Immaneni说：“真实的3D-IC将领受Foveros和夹杂键合本事。你不成再走传统的想象阶梯，把它放在一王人并进行考据，然后发现‘哎呀，有问题’。不成再这么作念了，因为这会影响家具的上市时候。因此，你简直需要提供一个沙盒，使其具有可揣度性。但即使在参加详备想象环境之前，我也要进行机械/电气/热分析。我思望望联结情况，以免出现开路和短路。3D-IC的办事更多在于代码想象，而不是施行。”

Foveros允许将有源逻辑芯片堆叠在另一个有源或无源芯片上，基础芯片用于联结36微米间距封装中的通盘芯片。通过利用先进的排序本事，英特尔宣称不错保证99%的已知良品率，以及97%的拼装后测试良品率。

台积电的CoWoS则已被英伟达和AMD用于东谈主工智能芯片的高等封装。CoWoS实质上是一种2.5D才略，通过硅通孔使用内插器联结SoC和HBM存储器。该公司的SoIC筹画更为利欲熏心，将逻辑存储器和传感器等其他元件一王人封装在坐褥线前端的3D-IC中。这不错大大缩小多层、多尺寸和多功能的拼装时候。台积电宣称，与其他3D-IC才略比较，其键合决策能终了更快、更短的联结。一份评释称，苹果公司将从来岁运诈欺用台积电的SoIC本事，而AMD也将扩大这种才略的使用范围。

其他立异

工艺和封装本事的到位为更平凡的竞争遴选绽放了大门。与畴昔由大型芯片制造商、开拓供应商和EDA公司笃信芯片阶梯图的情况不同，Chiplet寰宇为终局客户提供了作念出这些决定的器具。这在很猛进度上要归功于封装所能容纳的功能数量与SoC的网孔截止所能容纳的功能数量之比。封装不错把柄需要进行水平或垂直扩展，在某些情况下，仅通过垂直平面有筹画就能提高性能。

关联词，商量到云蓄意和边际本事的迢遥商机，非常是东谈主工智能在各地的推论，三大代工场偏执生态系统正在竞相开发新的功能和性情。在某些情况下，这需要利用他们已有的本事。在其他情况下，则需要全新的本事。

举例，三星还是运行详备先容相关定制HBM的筹画，其中包括3D DRAM堆栈偏执下的可设置逻辑层。这是第二次领受这种才略。早在2011年，三星和好意思光就共同开发了夹杂内存立方体（HMC），将DRAM堆栈封装在一层逻辑层上。在JEDEC将HBM变成方法后，HBM赢得了这场干戈，而HMC则基本消亡了。关联词，HMC才略除了时机不合以外，并莫得其他问题。

在新式样下，三星筹画提供定制的HBM四肢选项。内存是决定性能的要害身分之一，在内存和处理器之间更快地读写和走动出动数据的智力会对性能和功耗产生很大影响。如若内存的大小适应特定的办事负载或数据类型，而况部分处理办事不错在内存模块内完成，从而减少需要出动的数据，那么这些数据就会大大提高。

与此同期，英特尔正在接洽一种更好的才略，为密集的晶体管提供电源，跟着晶体管密度和金属层数的加多，这将是一个恒久存在的问题。畴昔，电源是从芯片顶部向下运输的，但在最先进的节点上出现了两个问题。其一是怎么为每个晶体管提供饱和的功率。其二是噪声，噪声可能来自电源、基板或电磁侵略。噪声需要屏蔽，但由于电介质和电线越来越薄，这在每个新节点上都变得愈加艰苦。如若莫得相宜的屏蔽，噪声会影响信号完满性。

通过芯片后头供电可最大限制地减少此类问题，并减少布线拥塞。但这也加多了其他挑战，包括如安在不浮松结构的情况下在更薄的基板上钻孔。英特尔昭着还是处置了这些问题，筹画本年提供PowerVia后头供电决策。

台积电暗示，筹画于2026/2027年在A16工艺提供后头供电。三星的筹画也直快调换，将在SF2Z（2nm）工艺中终了。

英特尔还秘书了玻璃基板筹画，玻璃基板比CMOS具有更好的平面度和更低的症结率。这在先进节点上尤为迫切，因为即使是纳米级的凹坑也会酿成问题。与后头供电不异，玻璃基板的处理问题也斗量车载。好的一面是，玻璃的热蔓延整个与硅调换，因此它与硅元件（如Chiplet）的蔓延和收缩兼容。经过多年的不雅望，玻璃须臾变得相配有引诱力。事实上，台积电和三星都在接洽玻璃基板，通盘行业都运诈欺用玻璃进行想象、处理玻璃而不使其闹翻，并对玻璃进行检测。

与此同期，台积电相配深爱生态系统的开发和工艺家具的拓展。许多业内东谈主士暗示，台积电的真实上风在于概况为简直任何工艺或封装提供工艺开发套件。据报谈，台积电坐褥了大众约90%的最先进芯片，在先进封装方面的造就亦然通盘代工场中最丰富的，而况领有最大、最平凡的生态系统，这极少相配迫切。

该生态系统至关迫切。芯片行业是如斯复杂多变，莫得一家公司能作念到四平八稳。将来的问题将是这些生态系统的真实完满进度，尤其是在工艺数量不竭增长的情况下。举例，电子想象自动化（EDA）供应商是必不可少的推动者，任何工艺或封装才略要思取得得手，想象团队都需要自动化。关联词，工艺和封装选项越多，EDA供应商就越难相沿每一个增量变化或改造，而况从发布到委用之间的滞后时候也可能越长。

论断

商量到最近的供应链问题和地缘政事，好意思国和欧洲以为，需要再行进行“离岸坐褥”和“友岸外包”。对半导体工场、开拓、器具和接洽的投资是前所未有的。这对三家最大的代工场有何影响还有待不雅察，但这无疑为共封装光学（CPO）、多半新材料和低温蓄意等新本事提供了一些能源。

通盘这些变化对阛阓份额的影响越来越难以跟踪。这已不再是哪家代工场以最小的工艺节点坐褥芯片的问题【VDD-077】女教師in… ［脅迫スイートルーム］ Teacher ASUKA（26），以至也不再是芯片出货量的问题。一个先进的封装可能有几十个Chiplet。真实的要害是能否快速、高效地提供对客户至关迫切的处置决策。在某些情况下，驱开拔分是每瓦性能，而在另一些情况下，则可能是时候赶走，功率是次要商量身分。还有一些情况下，可能是多种功能的组合，而只须其中一家率先的代工场才能提供饱和数量的这些功能。但无庸赘述的是，代工场的竞争比以往任何时候都要复杂得多，而况变得越来越复杂。在这个高度复杂的寰宇里，浅薄的比较方法已不再适用。

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